Progetto di circuiti logici MOS complementari (CMOS)

Obiettivi

• Discutere i concetti di base delle porte logiche CMOS.
• Analizzare la caratteristica di trasferimento in tensione di un invertitore CMOS.
• Progettare invertitori CMOS, porte logiche NOR e NAND e circuiti logici complessi in tecnologia CMOS.
• Capire le sorgenti di dissipazione di potenza statica e dinamica nelle porte CMOS.
• Ottenere delle espressioni per valutare il tempo di salita e discesa, il ritardo di propagazione e il prodotto ritardo-potenza delle porte logiche CMOS.
• Ricavare delle espressioni per il margine di rumore delle porte CMOS.
• Imparare a conoscere gli stadi buffer.
• Interpretare i layout degli invertitori e delle porte logiche CMOS.
• Capire il problema del "latchup" nella tecnologia CMOS.

Tecnologia CMOS

• I dispositivi a MOS complementare (CMOS) richiedono sia NMOS sia PMOS nella realizzazione della porta logica
• L'idea del CMOS è stata introdotta nel 1963 da Wanlass e Sah, ma divenne comune solo negli anni '80 quando i microprocessori NMOS iniziavano a presentare consumi eccessivi ed era quindi necessaria una diversa tecnica progettuale
• Oggigiorno, i CMOS dominano l'industria elettronica digitale

Tecnologia CMOS: Invertitore

O VDD = 2.5 V O VDD = 2.5 V O VDD = 2.5 V Ronp Ronp S Mp G VI= VDD v1=0 D O- -Ovo=0 OVO = VDD -OVO D G MN R onn Ronn S - VSS - (a) (b) (c)

(a) Schema di invertitore CMOS (b) Schema di operazione (semplificato) quando l'ingresso è alto: quando vi è alta (v1 = VDD), il transistore PMOS è off mentre il transistore NMOS è on e forza l'uscita a Vss (c) Schema di operazione (semplificato) quando l'ingresso è basso: quando vi è bassa (v1 = Vss), il transistore NMOS è off mentre il transistore PMOS è on e forza l'uscita a VDD

Invertitore CMOS: Fabbricazione

• L'invertitore CMOS è formato da un PMOS allineato sopra un NMOS device, fabbricati dallo stesso wafer
• La tecnica dell'impiantazione "n-well", mostrata nella Figura, è stata sviluppata a questo scopo Vs5(0V) O VDD (2.5 V) 0 0 0 B S G D D G S B p+ n+ n+ p+ p+ n++ n-well 1 Contatto ohmico Transistore NMOS Transistore PMOS Contatto ohmico Substrato p

Invertitore CMOS: Layout

Contatto di substrato Transistori PMOS VO VDD 2/1 2/1 n-well - p+ vo VDD VSs Gate in polisilicio Metallo 2/1 n+ Vss Transistore NMOS Contatto Contatto di substrato

• Sono mostrate due tecniche realizzative del CMOS
• Il transistore PMOS giace nel n-well, mentre il transistore NMOS è collocato nel substrato p
• I gate sono in comune e il loro collegamento elettrico è realizzato in polisilicio; piste metalliche sono usate per collegare i due drain

Invertitore CMOS: Caratteristiche Statiche V = VL

o Vpp = 2.5 V o Vpp = 2.5 V Ronp Mp "On" VI= 0V VH= 2.5 V v=0 VO= VDD "0" MN "Off" == C R (c) (d Quando VI - VIS VIN, My è off e Mp è on. Quindi, VH = VDD, ID = 0 e non c'è dissipazione di potenza statica.

Invertitore CMOS: Caratteristiche Statiche V = VH

O VOD = 2.5 V o Vpp = 2.5 V R on Mp "Off" vy = 2.5 V O- Vz=0V vy = 2.5 V MN "On" C R onn =C (a) (b) Quando VI = VH = VDD, VL = 0 Ve ID= 0 A, per cui non c'è dissipazione di potenza statica Vo=0

Invertitore CMOS: Caratteristica di Trasferimento

Tabella 7.2 Regioni di Funzionamento

Regioni di funzionamento dei transistori in un invertitore CMOS simmetrico

1.5 V My ed Mp in saturazione 1.0 V Mp in saturazione My in regione lineare 0.5 V VIH - VOL 5 Vo= V1-0.6 0 V 0 V 0.5 V 1.0 V 1.5 V 2.0 V 2.5 V 2 VTN < VI ≤ VO + VTP Alta 3 Interdizione Lineare Vo = V1+ 0.6 VI La caratteristica di trasferimento mostrata è quella di un invertitore CMOS simmetrico (Kp = Kn).

Invertitore CMOS: Caratteristica di Trasferimento (Cont.)

6.0 V VDD = 5V VDD = 4V 4.0 V Tensione di uscita VDD =3V VO = VI VDD = 2V 2.0 V 0V 0V 1.0V 2.0V 3.0V 4.0V 5.0V 6.0V

• I risultati delle simulazioni mostrano come cambi la VTC dell'invertitore al variare di VOD
• Teoricamente, la tensione minima di alimentazione per la tecnologia CMOS è pari a VOD = 2V-In(2) V ossia solo 18 mV!

Invertitore CMOS: Caratteristica di Trasferimento (Cont.)

3.0 V KR = 5 VO = VI 2.0 V Tensione di uscita KR= 1 1.0 V KR = 0.2 0V 0V 0.5V 1.0V 1.5V 2.0V 2.5V VI

• I risultati delle simulazioni mostrano come le VTC dell'invertitore cambino al variare di KR = KN/Kp
• Per KR > 1 la transizione logica si verifica per vI < VDD/2
• Per KR < 1 la transizione logica si verifica per vi > VDD/2

Invertitore CMOS: Margini di Rumore

Pendenza = - 1 TVOH 2.0 V Tensione di uscita 1.0 V Pendenza = - 1 +VOL OV - VIL VIH 0V 0.5 V 1.0V 1.5V 2.0 V 2.5 V

• I margini di rumore sono definiti dai punti indicati in Figura

Invertitore CMOS: Margini di Rumore (Cont.)

KD = R K KR NML =VIL -VOL NMH = VOH - VIH N P 2KR (VDD -VIN +VTP) (KR-1) \1+3K R V = OL (VDD - KRVIN +VTP ) IH R V, = − KR-1 (KR +1)VIH -VDD -KRVIN -VI TP 2K R 2 V K VI = (VDD -VTN + VTP) (VDD - KRVIN +VTP) RY TN − IL R (KR-1)\KR +3 KR -1 OH (KR +1)VIL +VDD -KRVIN -VT TP VORE = 2

Invertitore CMOS: Stima dei Ritardi di Propagazione

O VDD = 2.5 V Mp V1= 2.5 V vo(0+) = 2.5 V C vo +2.5 V MN C C t t 0 V 0 0 (a) (b) (c) (d) 9 VDD= 2.5 V O VDD = 2.5 V Mp Mp VO(0+) =0V vo +2.5 V MN C C t t 0 V 0V 0 (a) (b) (c) (d)

• Le Figure mostrano le due modalità di carica e scarica di C che contribuiscono al ritardo di propagazione vol VI=0V +2.5 V MN +2.5 V VI 0

Invertitore CMOS: Stima dei Ritardi di Propagazione (Cont.)

TPHL = R PHL NC In 4 VAV onN TN 2V. TN 1 = K n ( V H − TN ) T PHL + TPLH TD = p 2 = T PHL =1.2R C onN

• Se ipotizziamo di avere un invertitore «simmetrico» con (W/L)p = 2.5(W/L)N, allora TPLH = TPHL -1 + VA -V. TN 1 R onN

Invertitore CMOS: Tempi di Salita e di Discesa

• I tempi di salita e di discesa sono dati dalle seguenti espressioni approssimate: t = 2T PHL t=2t PLH

Invertitore CMOS: Esempio di Progetto

• Si progetti un invertitore di riferimento che abbia un ritardo di propagazione di 250 ps quando l'uscita è collegata ad una carico capacitivo di 0.2 pF; si usino i parametri seguenti: VDD = 3.3 V DD C = 0.2 pF Tp = 250 ps VTN =- VTP = 0.75 V
• Sia assuma che l'invertitore sia simmetrico e K' =100 LA V2 K = 40 MA p V2 Tp = T PHL = T PLH = 250ps

Invertitore CMOS: Esempio di Progetto (Cont.)

• Calcoliamo RonN: T PHL R =1040 2 = - onN Ckim 4 ( VD -VI VOD + VI DD − 1 + 1 2 - e successivamente i rapporti W/L: ( 1 W L = = KR n W ( L K ' p L =2.5 = L n W 9.43 1 n p K n = W (VDD -VTN) 1 ' n onN 1 3.77

Invertitore CMOS: Ruolo della Saturazione della Velocità

• La saturazione della velocità riduce la massima corrente che scorre all'inizio della transizione iniziale quando Vos del dispositivo on è maggiore di VSAT, causando così ritardi di propagazione maggiori
• L'effetto è più significativo all'inizio della transizione e porta ad un aumento tipico del ritardo di propagazione pari al 25%.
• Generalmente, i tempi di salita e discesa aumentano del 10%

Invertitore CMOS: Ruolo della Saturazione della Velocità (Cont.)

3.0 - VSAT = 1 V - Nessuna VSAT 2.5 10% Tensione di drain (V) 2.0 1.5 50% 1.0 0.5 90% 0 0 0.5 1.0 1.5 2.0 2.5 3.0 Tempo (ns)

Tabella 7.3 Tempo di Propagazione e Ritardi dell'Invertitore CMOS Simmetrico

Tabella 7.3 Tempo di propagazione e ritardi dell'invertitore CMOS simmetrico* (ns)

* Invertitore CMOS simmetrico mostrato in Figura 7.12 con C = 0.2 pF.

Invertitore CMOS: Scalamento delle Prestazioni

• Porte logiche allo stato dell'arte con gate corto sono difficili da analizzare
• Una volta fissata la porta di riferimento, è possibile riscalare il ritardo di propagazione o il rapporto W/L in funzione del nuovo carico, del nuovo ritardo o del nuovo rapporto W/L Tp = (W /L) (W /L) × C C L Lref ' XT Pref o 1 W = L W L X τ Pref CH' L C. Lref
• Si consideri un invertitore di riferimento con un ritardo di 3.16 ns. Quanto vale il ritardo di un invertitore con W/L 4 volte maggiore e con una capacità di carico doppia? Tp = (2/1) (8/1) × 1pF 2pF' ×3.16 ns = 1.58 ns P '

Logica CMOS: Ritardo della Cascata di Invertitori

• Il circuito seguente, formato da una cascata di invertitori e da un generator di onde quadre, può essere simulato per ottenere una stima accurata del ritardo di propagazione 1 2 3 4 5 O O + C C C C C (a) - - - -
• Si osserva che il ritardo in presenza di ingresso TPHL ~2.4R C onN non ideale (come accade per l'ultimo invertitore T PLH ~ 2.4R onP C che riceve in ingresso l'uscita dell'invertitore 4) è circa il doppio del ritardo del caso ideale tc = 2T PHL t, = 2t PLH

Logica CMOS: Dissipazione di Potenza Statica

• Abbiamo visto che la logica CMOS non presenta dissipazione di potenza statica
• Tuttavia, i transistori MOS hanno correnti di leakage associate ai collegamenti in polarizzazione inversa tra drain e source, cui vanno aggiunte correnti di leakage tra drain e substrato 1000
• Continueremo a trascurare questi effetti statici, che costituiscono tuttavia una percentuale significativa della potenza totale dissipata nei moderni dispositivi a canale corto Potenza totale 100 Potenza 10 Potenza [W] utile 1 0.1 Perdita 0.01 0.001 1990 1995 2000 2005 2010 Anno

Logica CMOS: Dissipazione di Potenza Dinamica

3.0 V Tensione di uscita 60 LA 2.0 V - 40 LA 1.0 V 20 LA Corrente di drain 0 V 0V 1.0 V 2.0 V 3.0 V

• La dissipazione di potenza dinamica è legata a due effetti: 1) La carica del carico capacitivo a frequenza f, con potenza dissipata PD = CV2DDf DD 2) La corrente che scorre durante la commutazione. visibile in Figura

Logica CMOS: Prodotto Ritardo-Potenza

• Il prodotto ritardo-potenza è dato da PDP = P_tp P= CVoDf f = 1 T
• La Figura mostra l'evoluzione della tensione di uscita di un invertitore simmetrico Tzt +ta++ + ++b = 2t 0.8 r 2(2Tp) = 5tp 0.8 PDP ≥ CV2 5t p DD Tp = CV2 5 DD tr tf th - T

Logica CMOS: Porta NOR

QVDD =2.5 V 10 Q VDD 1 O VDD =2.5 V 10 5 Mp 1 vo O 2 MN 1 C A B Y= A+ B Struttura di una porta logica CMOS elementare Implementazione di porta NOR CMOS Invertitore di riferimento Rete PMOS 1 Y Ingressi logici O Y 2 2 C Rete NMOS 1 1